基于FPGA的高速多模式PN码并行产生算法研究

摘要：

介绍了一种高速并行多模式伪随机码(Pseudo-random Number,PN)的实现方法,可以有效提高伪随机序列运算速率.与传统的串行伪随机序列发生器结构比,并行伪随机序列运算速度可以提高L倍,其中L为并行路数.首先从理论上分析了基于伪随机序列的并行多模式实现原理.然后以四路并行为例,对伪随机序列运算做了仿真验证.最后在Xilinx的Vir-tex4系列芯片上实现了并行多模式伪随机序列.现场编程门阵列(Field Programmable Gate Array,FPGA)编译以及测试结果表明,该序列发生器仅占用少量的资源.设计方案已经在卫星通信系统中得到应用.

关键词：伪随机序列、高速、并行、多模式、FPGA

所属期刊栏目：11

分类号：TP311.11(计算技术、计算机技术)

在线出版日期：2011-09-05（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：2962-2966