基于FPGA的高速浮点加法器的实现

摘要：

为降低设计成本、缩短设计周期、提高可移植性,设计并实现了基于CycloneⅢ型FPGA单精度32位浮点加法器.该加法器采用VHDL语言描述,流水线结构,符合IEEE754单精度浮点表示格式和存储格式.经过QuartusⅡ、MATLAB和ModelSim SE进行联合仿真结果表明,系统的运行精度可以达到10-8数量级,同时该设计可参数化、可作为独立的子系统应用于其他数字信号处理领域.

关键词：IEEE754、可编程逻辑门阵列、VHDL、浮点加法器

所属期刊栏目：10

分类号：TP302.1(计算技术、计算机技术)

资助基金：黑龙江省教育厅科技项目11551027

在线出版日期：2010-11-04（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：6293-6296