基于Verilog HDL的有限状态机设计

摘要：

介绍Verilog硬件描述语言(HDL)历史及其特点,有限状态机(FSM)广泛适用于设计数字系统的控制模块,包括组合逻辑和寄存器逻辑,设计的可综合状态机有多种编码风格,语言描述较为抽象,通过研究总结一般编写状态机的方法、步骤和设计要点来设计一个自动转换量程的频率计控制器并对之进行仿真.

关键词：Verilog HDL FSM、频率计控制器、同步时序方式、编码风格

所属期刊栏目：7

分类号：TP332.11(计算技术、计算机技术)

在线出版日期：2007-11-19（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：5278-5281