一种旨在优化速度的多功能乘累加器设计

摘要：

介绍了一种40±16×16位高速乘累加/减器的设计.该乘累加/减单元支持有符号数、无符号数及混合符号数的乘法、乘累加/减运算,并支持多种舍入的乘法、乘累加/减运算.该单元采用了改进的Booth算法和Wallace树结构,简化了部分积的产生,及部分积符号的扩展;优化了Wallace树的连接结构,及后续多个操作数的处理次序,从而显著地提高了乘累加/减器的速度.该设计综合考虑了高性能通用DSP对乘累加/减器的要求,作为某高速高性能定点DSP的一部分,已经实现了RTL电路设计、功能仿真、和PC综合,并准备流片且进行FPGA系统开发板的芯片验证.

关键词：高速、乘累加/减器、并行、Booth算法、Wallace树

所属期刊栏目：6

分类号：TN79(基本电子电路)

在线出版日期：2006-08-07（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：1917-1920