期刊专题

10.3969/j.issn.1674-098X.2010.16.073

可实现倍频与占空比调整的全数字锁定环设计

引用
本文介绍了一种可实现倍频与占空比调整的延迟锁定环DLL(Delay Locked-loop)电路设计方法.该电路结构简单,无累积相位差, 对工艺和噪声不敏感,可以用来提供零传输时延的时钟、高级时钟域控制和实现多种时序调整电路.而且,本文分析了数字延迟锁相环的基本结构及其工作原理,并给出了一种用于调整输出信号占空比以及信号倍频倍数的电路结构.

延迟锁定环、占空比调整、时钟倍频

TN492(微电子学、集成电路(IC))

2010-11-12(万方平台首次上网日期,不代表论文的发表时间)

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科技创新导报

1674-098X

11-5640/N

2010,(16)

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国家重点研发计划“现代服务业共性关键技术研发及应用示范”重点专项“4.8专业内容知识聚合服务技术研发与创新服务示范”

国家重点研发计划资助 课题编号:2019YFB1406304
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