基于FPGA的级联码译码器的设计与实现

摘要：

介绍了一种基于FPGA的级联码译码器的高计及其实现,给出了其系统结构,该级联码由RS码、卷积码以及交织器构成.其中内码卷积码采用viterbi译码,由分支路径度量、加比选和幸存路径度量等几部分组成;交织器采用块交织,交织宽度为204,交织深度为4;外码RS码采用BM迭代算法,由伴随式的计算、关键方程的求解、钱搜索和Forney算法等几部分组成.

关键词：级联码、RS码、交织、Viterbi、BM算法

分类号：TN911.22

在线出版日期：2009-01-13（万方平台首次上网日期，不代表论文的发表时间）

页数：共2页

页码：44-45