高速、可配置RSA密码协处理器的VLSI设计

摘要：

通过算法级分析和对比RSA原始算法以及改进型模幂模乘算法,提出了一种双重流水线结构的RSA密码协处理器体系结构,该结构具备高速、可配置性能.基于该体系结构,可以根据不同的用户需求,方便地设计出支持各种速度和密钥长度的RSA密码处理器.该体系结构尤其适用于设计高速、高位宽RSA密码芯片;同时其可配置性能也可以满足低速、高位数、高安全性RSA系统的市场需求.另外,基于该体系结构设计的RSA加密IP,非常适合SoC的芯片设计.最后,基于该体系结构设计了一款高速1024b RSA密码加密芯片,采用0.18μm标准单元库设计,实现结果显示,芯片在150MHz时钟频率下能完成每秒5000次1024b RSA加密运算,是国内同类产品中速度最快的.

关键词：RSA、高速、可配置、加密芯片、VLSI

所属期刊栏目：43

分类号：TP309.7(计算技术、计算机技术)

资助基金：国家高技术研究发展计划863计划2003AA1Z1270;上海市科委科技攻关项目03dz15001

在线出版日期：2006-07-11（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：1076-1082