嵌入式SRAM的低功耗优化及测试

摘要：

为了降低SRAM的功耗,提出了一种优化的SRAM.对改变较快的输入端引入操作数隔离技术,对比较电路的多位数据进行总线数据分割;给较大的时钟网络增加门控时钟,引入多种电源控制模式并增加隔离逻辑;将SRAM64K×32分解为8个SRAM8K×32子块,由八选一逻辑通过各子块的片选信号相连,使得同时只有一个子块处于读写状态.将优化的SRAM64K×32应用到SOC中,并通过增加旁路逻辑来测试各部分功耗.该SOC经90nm CMOS工艺成功流片.测试结果表明,优化的SRAM64K×32 功耗降低了29.569%,面积仅增加了0.836%.

关键词：低功耗、操作数隔离、总线数据分割、电源控制模式、旁路逻辑

所属期刊栏目：37

分类号：TP402

资助基金：863国家重点基金项目2003AA1Z1410;国家自然科学基金60276028

在线出版日期：2010-09-19（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：301-302,封3