面向神经网络池化层的灵活高效硬件设计

摘要：

近年来,神经网络加速器逐渐成为研究热点,其中池化层是神经网络加速器的重要组成部分.使用专门的硬件设计方法设计池化层具有过程快和方便修改的优势,但也存在以下问题:不同的池化设计方案由于缺乏向上兼容性而无法适配到最新的神经网络;由于现有的池化方案数据间的复用程度低,导致池化性能偏低.基于此,提出一种面向神经网络池化层的灵活高效的硬件设计.该设计使用Verilog硬件描述语言实现,尽可能考虑到池化算法的各项参数,进而适配最新的神经网络,采取二维拆分与多数据递进处理使其具备高兼容性;结合行缓存提高该设计的性能;乒乓缓存、伪填充及特定池化核延展进一步降低资源使用量.通过实验对多个神经网络中的池化层进行了验证,结果表明,在200 MHz的工作频率下,与CPU(AMD TR Pro 3995WX)相比,运行最大池化最高可实现536倍的加速效果;运行平均池化最高可实现11 248倍的加速效果;运行YOLOv5的池化层时,与通用的数据不复用的方案相比,可以达到以3.5倍的资源获得27倍的加速比;运行GoogleNet的池化层时,与HLS设计方案相比,可实现接近同等的资源获得555倍的加速比.

关键词：灵活高效池化、硬件加速、Verilog HDL、数据复用

所属期刊栏目：59

分类号：TP183;TP399(自动化基础理论)

资助基金：浙江省重点研发计划;之江实验室探索性项目

在线出版日期：2023-11-27（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：315-321