可实现时分复用的CNN卷积层和池化层IP核设计

摘要：

近年来,对于神经网络算法的实现,越来越多人选择使用现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA),而其当前实现的方式主要以Verilog硬件描述语言(Verilog Hardware Description Language,Verilog HDL)和高层综合语言(High Level Synthesis,HLS)为主.HLS具有易于理解与使用、开发时间短等特点,故采用HLS来设计卷积神经网络(Convolutional Neural Network,CNN)中的卷积层和池化层,生成IP核后,进一步利用时分复用技术搭建整个系统.实验采用MNIST手写数字数据集进行验证,将10层卷积神经网络布署到Xilinx公司的ZYNQ-7000 xc7z010clg400-1FPGA芯片上,经10000次迭代后的平均识别准确率为95.34％.该IP核的设计对于快速使用FPGA来实现神经网络进行图像处理具有重要的意义.

关键词：卷积神经网络(CNN)、现场可编程逻辑门阵列(FPGA)、高层综合语言、IP核、时分复用

所属期刊栏目：56

分类号：TP399(计算技术、计算机技术)

资助基金：贵州省科技计划黔科合基础[2019]1099号

在线出版日期：2020-12-21（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：66-71