采用并行分层译码的LDPC译码器设计研究

摘要：

基于并行分层译码算法的LDPC译码器可以使用较小的芯片面积实现较高的译码速率.提出一种基于该算法的译码器硬件设计方法.该设计方法通过使用移位寄存器链,来进一步降低基于并行分层译码算法的译码器芯片面积.该硬件设计使用TSMC 65 nm工艺实现,并在实现中使用IEEE 802.16e中的1/2码率LDPC码.该译码器设计在迭代次数设置为10次时可实现1.2 Gb/s的译码速率,芯片面积1.1 mm2.译码器设计通过打孔产生1/2至1之间的连续码率.

关键词：LDPC译码器、准循环码、并行分层译码结构、移位寄存器链

所属期刊栏目：48

分类号：TN919.3

资助基金：国家科技重大专项201 1ZX03004-001-02,2009ZX03006-009

在线出版日期：2012-04-27（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：56-60