一种可测性分析的新方法

摘要：

提出一种基于时序泰勒展开图(TIED)的VLSI高层可测性分析(TA)新方法,以时序泰勒展开图(TIED)为关键敏化路径建模,建立起确定性和概率性故障的统一表示模型.利用符号变量获取线路的敏感性,并且考虑电路的单敏化和多敏化情况,进行电路的可测性计算和分析,取得了较好的效果,实验证实了该方法的有效性.

关键词：超大规模集成电路(VLSI)、可测性、敏化方程、时序泰勒展开图

所属期刊栏目：45

分类号：TP391.4(计算技术、计算机技术)

资助基金：国家自然科学基金the Nationtal Natural Science Foundation of China under Grant 60273081

在线出版日期：2009-11-27（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：86-88,119