Verilog Testbench设计技巧和策略

摘要：

仿真Testbench的设计是Top-Down流程中非常关键的一个环节,但是很多设计者却感到困难较大.实际上,verilog HDL有着较强的行为建模能力,可以方便地写出更加高效、简洁的行为模型.论文结合一个ATM测试平台的Testbench设计,讨论了Testbench的结构和总线功能模型(BFM),并对使用BFM模型进行Testbench设计的策略和方法进行了探讨,希望能对广大设计者有所帮助.

关键词：Verilog Testbench BFM模型、功能仿、真验证

所属期刊栏目：39

分类号：TP311(计算技术、计算机技术)

在线出版日期：2004-01-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：128-130