对四端忆阻器的建模及其电路仿真

摘要：

在传统二端忆阻器的理论基础上,提出了一种四端忆阻器的模型.该器件的4个端口分别对应于MOS场效应晶体管的栅、源、漏和衬底4个极,可以代替数字电路中的MOS晶体管实现电路功能.利用Verilog-A对该模型的电学特性进行了描述,在Hspice软件环境中利用该模型构建了与非、或非等逻辑电路以及1 bit数据的1R-1R随机存取电路,并搭建外围电路对其进行了功能验证,在仿真层面实现了四端忆阻器在数字电路方面的简单应用,实验结果符合预期.作为一种纳米器件,与MOS晶体管相比,四端忆阻器的尺寸更小、功耗更低.在CMOS工艺尺寸渐渐趋于极限的今天,对四端忆阻器的应用是一个具有一定合理性的发展方向.

关键词：四端忆阻器、逻辑电路、随机存取电路、纳米器件、低功耗

所属期刊栏目：33

分类号：TP391.41(计算技术、计算机技术)

资助基金：国家自然科学基金;国家自然科学基金;国家重点实验室开放基金;中国科学院重点实验室开放基金;中央高校基本科研业务费专项

在线出版日期：2021-07-22（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：1126-1131