32 nm CMOS工艺的单粒子多点翻转加固锁存器设计

摘要：

随着集成电路工艺不断改进,电荷共享效应诱发的单粒子多点翻转已经成为影响芯片可靠性的重要因素.为此提出一种有效容忍单粒子多点翻转的加固锁存器:低功耗多点翻转加固锁存器(low power multiple node upset hardened latch,LPMNUHL).该锁存器基于单点翻转自恢复的双联互锁存储单元(dual interlocked storage cell,DICE),构建三模冗余容错机制,输出端级联"三中取二"表决器,可以有效地容忍单粒子多点翻转,表决输出正确逻辑值,不会出现高阻态,可以有效地屏蔽电路内部节点的软错误.该锁存器能够100％容忍三点翻转,四点翻转的容忍率高达90.30％.通过运用高速传输路径、时钟选通技术和钟控表决器,该锁存器有效地降低了功耗.32 nm工艺下SPICE仿真表明,与加固性能最好的三点翻转加固锁存器综合比较,LPMNUHL的延迟平均降低了40.16％,功耗平均降低了44.96％,功耗延迟积平均降低了65.40％,面积平均降低了34.60％,并且对电压/温度波动不敏感.

关键词：抗辐射加固设计、单粒子三点翻转、单粒子四点翻转、软错误

所属期刊栏目：33

分类号：TP391.41(计算技术、计算机技术)

资助基金：国家自然科学基金;安徽省自然科学基金

在线出版日期：2021-03-30（万方平台首次上网日期，不代表论文的发表时间）

页数：共10页

页码：346-355