嵌入广义折叠技术的集成电路测试数据压缩方案

摘要：

针对芯片测试过程中自动测试设备需要传输大量测试数据到被测芯片,浪费了大量的测试数据传输时间的问题,提出一种广义折叠技术的集成电路测试数据压缩方案.首先构建有向图,将完全测试集映射到有向图中;其次查找有向图中最长路径,将完全测试集分割成若干个广义折叠集;最后存储广义折叠集的种子和广义折叠距离.另外,提出了广义折叠集的解压结构.理论上可以将整个测试集的存储转化成若干个广义折叠种子和广义折叠距离的存储.对部分ISCAS89标准电路中规模较大的时序电路进行实验的结果表明,在同样实验环境下,该方案在压缩效果方面优于Golomb码、FDR码、EFDR码和折叠集等成熟的压缩方法.

关键词：内建自测试、折叠集、测试数据压缩、外建自测试、编码

所属期刊栏目：29

分类号：TP391.41(计算技术、计算机技术)

资助基金：国家自然科学基金61640421,61306046;安徽省学术带头人后备人选gxbjZD2016075,2015H053;安徽省高校自然科学研究重点项目KJ2016A427

在线出版日期：2017-10-20（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：1542-1548