全局自动图像配准算法加速器

摘要：

由于全局自动图像配准算法计算和存储复杂度高,不易实现实时处理,为此提出一种改进的基于块的全局自动图像配准算法加速器结构(BWAGIR Ⅱ).该结构采用双组多体存储结构及优化的数据放置策略,支持在单个时钟周期内同时读取4×4插值窗口中的16个像素值；并采用定浮混合计算逻辑,以支持定点和浮点操作数的混合计算.FPGA实现结果表明,采用文中结构对5个BWAGIR Ⅱ处理单元的数据吞吐率超过258×106像素/s.

关键词：图像配准、并行处理、算法加速器、FPGA

所属期刊栏目：24

分类号：TP302.1(计算技术、计算机技术)

资助基金：国家“八六三”高技术研究发展计划2012AA01A301

在线出版日期：2012-11-27（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：1363-1368