统一关键路径时延为基准FPGA模拟退火布局算法

摘要：

传统FPGA模拟退火布局算法中衡量布局质量的时延代价计算是以各自布局的关键路径时延为基础的,在一定条件下并不能准确地反映实际布局变化情况.为此,提出一种统一关键路径时延为基准FPGA模拟退火布局算法.该算法设置了统一关键路径时延基准,通过引入惩戒系数来降低关键路径时延增加的布局方案被接受的概率,根据惩戒系数对关键路径时延收敛效果的影响制定了基准值设置标准,得到了与布局变化相匹配的时延代价函数.实验验证了文中算法的有效性.

关键词：现场可编程门阵列、模拟退火、布局、关键路径时延

所属期刊栏目：23

分类号：TP391(计算技术、计算机技术)

资助基金：国家"八六三"高技术研究发展计划2008AA01A323

在线出版日期：2011-06-22（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：521-526