利用新型的电源屏蔽实现方法降低测试功耗

摘要：

为了削减芯片在测试过程中由于测试向量移入/移出所导致的静态功耗和动态功耗,提出一种电源屏蔽实现方法.在后端设计布局阶段,首先以时钟门控单元为参考点将触发器聚类摆放,以实现时序逻辑与组合逻辑在物理上的隔离;然后引入屏蔽单元对电源网络进行修改,最终解决扫描触发器与组合逻辑异构供电的难题.针对龙芯3号浮点乘积模块的实验结果表明,采用该方法可以节省45%的测试功耗,面积稍有增加,而对性能和测试覆盖率几乎没有影响,并且可以容易地嵌入目前的主流设计方法中.

关键词：测试功耗、电源屏蔽、可测性设计、VLSI

所属期刊栏目：22

分类号：TP206+.1;TP331.2;TP332.2+2(自动化技术及设备)

资助基金：国家"九七三"重点基础研究发展计划项目2005CB321600;国家"八六三"高技术研究发展计划2009AA01Z125,2008AA110901;国家自然科学基金60803029

在线出版日期：2010-10-29（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：1421-1427