组合逻辑电路的软错误率自动分析平台

摘要：

为在设计阶段快速评估集成电路的软错误率,以指导高可靠集成电路的设计,提出一种适用于组合逻辑电路和时序逻辑电路组合逻辑部分的快速软错误率自动分析平台HSECT-ANLY.采用精确的屏蔽概率计算模型来分析软错误脉冲在电路中的传播;用向量传播和状态概率传播的方法来克服重汇聚路径的影响,以提高分析速度;使用LL(k)语法分析技术自动解析Verilog网表,使分析过程自动化,且使得本平台可分析时序电路的组合逻辑部分.开发工作针对综合后Verilog网表和通用的标准单元库完成,使得HSECT-ANLY的实用性更强.对ISCAS'85和ISCAS'89 Benchmark电路进行分析实验的结果表明:文中方法取得了与同类文献相似的结果,且速度更快,适用电路类型更多,可自动分析电路的软错误率并指导高可靠集成电路的设计.

关键词：软错误率、组合逻辑电路、时序逻辑电路、语法分析、高可靠

所属期刊栏目：21

分类号：TN492;TP391.72(微电子学、集成电路（IC）)

在线出版日期：2010-03-26（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：1661-1666