高性能QC-LDPC码译码器的VLSI实现

摘要：

基于改进的最小和(Min-Sum)译码算法,提出一种高速半并行准循环低密度奇偶校验(QC-LDPC)码译码器结构.设计了对数桶型移位器来传递数据,以降低译码器内部连线的复杂度;引入微指令控制技术,使译码器的硬件结构独立于具体的码率和码的规则性,可以在不改变硬件的情况下支持任意码率;采用动态功耗管理技术,译码器可以随信道好坏自动控制功耗.基于该结构实现了一个适合中国数字电视地面传输标准(GB20600-2006)系统的LDPC码译码器,在SMIC 0.18/μm标准CMOS工艺下综合,总面积仅为62万等效门,频率最高可达100/MHz.

关键词：QC-LDPC码译码器、高清数字电视、最小和译码算法

所属期刊栏目：20

分类号：TN47(微电子学、集成电路（IC）)

资助基金：上海市科委创新行动计划重点项目077062001

在线出版日期：2008-05-26（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：432-437