使用同步电路综合工具优化异步电路

摘要：

现可用的同步电路综合工具对捆绑数据类异步电路直接映射的方法不能有效地约束时序,分模块综合的方法不能进行全局优化,其中以标准单元组成C单元降低了电路性能、增加了电路面积.通过将4相位捆绑数据寄存器流水线数据通道等效为一个同步流水线,可以自顶向下地进行有时序约束的综合,采用全定制C单元,并把其当作组合逻辑门进行分析,综合出的电路更加优化.使用此方法实现的一个数据流AES芯片的数据通道的面积延时积是直接映射方法的88%左右,实际芯片的整体性能优于一个由Balsa实现的AES芯片.

关键词：集成电路CAD、异步电路、超大规模集成电路

所属期刊栏目：18

分类号：TN4(微电子学、集成电路（IC）)

资助基金：国家自然科学基金60236020;高等学校博士学科点专项科研项目20050003083

在线出版日期：2006-09-11（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：1098-1102