SoC设计中的扫描测试技术

摘要：

针对SoC的基于IP设计、多时钟域、多用异步逻辑、时钟门控、系统集成等特点,给出了一种层次化的扫描测试结构,并将该方法成功应用于一款具有数百万门级的SoC设计中.实验结果表明,该方法不但可以极大程度地提高芯片的可测试性,保证其测试覆盖率,也节约了产品开发时间和开发成本.

关键词：SoC、可测试性设计、扫描设计、层次化设计方法

所属期刊栏目：17

分类号：TP391.72(计算技术、计算机技术)

资助基金：中国科学院资助项目90207002;60242001;新材料领域项目2002AA1Z1040;北京市科研项目H020120120130

在线出版日期：2005-12-22（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：2685-2689