用于高速逻辑电路优化的改进Retiming算法

摘要：

时序重排是一种同步时序电路性能优化的重要方法.文中提出了一种改进时序重排算法，使时序重排可以更有效地与其它组合优化算法结合起来，共同提高同步时序电路的速度.在各种不同的测试电路上得到的实验结果显示，这种算法在与其它组合优化方法的结合上，较以往的时序重排算法有很大的改进.

关键词：时序重排、同步时序电路优化、电路综合、电子设计自动化

所属期刊栏目：13

分类号：TN47(微电子学、集成电路（IC）)

资助基金：美国NSF基金9602485

在线出版日期：2004-01-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：481-484