基于FPGA全功能MVB网络从设备链路层IP核设计

摘要：

采用模块化的设计方法，将从设备链路层 IP 核分为多个模块，包括编码译码模块、帧校验模块、收发缓冲器模块、通信存储器模块以及控制单元模块。使用 Altera 公司的Quartus Ⅱ集成开发环境，以 Verilog HDL 作为硬件描述语言，实现各个模块的具体功能。使用软件仿真并在 FPGA 开发板上对链路层功能进行测试。实验结果表明，所设计的 IP 核满足国际列车通信网络标准 IEC‐61375。

关键词：MVB、FPGA、从设备、链路层、IP核

所属期刊栏目：37

分类号：U285(铁路通信、信号)

资助基金：吉林省工业和信息化厅省校合作项目[2013]227；吉林省科技厅科技攻关计划项目20140204037GX

在线出版日期：2016-05-25（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：20-24