一种新型乘法累加器IP设计

摘要：

以一个8位高速并行乘法累加器的IP设计为例子,介绍了一种设计高速乘法累加器的方法.通过在Wallance树模块中改变部分积压缩方式,使该乘法累加器占用的FPGA资源减少了19.8%,而运算速度提高了9.5%.整个设计用VerilogHDL描述,并在Xilinx公司xc2vp20器件上实现.

关键词：高速乘法累加器、改进Booth算法、Wallace树

所属期刊栏目：14

分类号：TP301.6(计算技术、计算机技术)

在线出版日期：2004-10-28（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：51-54