基于FPGA的串行定时器设计

摘要：

为实现因控制芯片内部定时器数量有限而难以满足不断提高的控制需求,在外扩定时器方面,介绍了一种基于FPGA的串行控制的定时器设计,并通过使用FPGA内部的RAM结合顺序控制方式,可以在极短的周期内快速访问每一个定时单元,完成相应的定时工作;当定时完成后,通过中断方式通知外部芯片定时结束,并自动载入上次定时初始值,实现了外部控制芯片可以在任何时刻访问各个定时单元,获取定时状态与定时中间值.实验结果表明系统运行正常,满足要求.

关键词：FPGA、IP、Verilog、定时器

所属期刊栏目：23

分类号：TP23(自动化技术及设备)

资助基金：广西科学基金项目桂科自2011GXNSFA018153

在线出版日期：2012-12-21（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：61-65