基于FPGA的低硬件复杂度的极化码编码实现方案

摘要：

为了降低极化码编码硬件电路的成本并提高编码结构的灵活性,从面积优化的角度,提出了一种基于FPGA的低硬件复杂度的极化码编码实现方案.采用复用结构替换极化码编码中硬件复杂度较高的直接并行克罗内克积运算结构,并将其封装成可以实现任意维数克罗内克积运算的IP核.实验结果表明,当基矩阵为2阶时,实现最小运算单元所需的寄存器数量降低至原来的1/4,整体硬件复杂度降低至与码长呈线性关系的复杂度.

关键词：极化码编码、克罗内克积、FPGA、面积优化

所属期刊栏目：38

分类号：TN911.22

资助基金：国家自然科学基金61461015;桂林电子科技大学研究生教育创新计划2017YJCX24

在线出版日期：2019-05-31（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：448-452