1Gbit/s QC-LDPC码译码结构的设计

摘要：

为了提高准循环奇偶校验(QC-LDPC)码的译码速率,提出一种改进的部分并行QC-LDPC译码结构(IPPD).根据QC-LDPC校验矩阵的特点,对子矩阵进行平均分层,采用部分并行译码结构加快译码迭代速度.实验仿真采用IEEE802.16e中码长为864、码率为0.5的QC-LDPC码进行验证.实验结果表明,当最大迭代次数为15、系统时钟频率为107 MHz时,该译码结构的吞吐率可达1 Gbit/s.

关键词：准循环奇偶校验、部分并行译码结构、子矩阵

所属期刊栏目：38

分类号：TN911.22

资助基金：国家自然科学基金61461015;广西自然科学基金2015GXNSFAA139302;桂林电子科技大学研究生教育创新计划2017YJCX24

在线出版日期：2018-07-19（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：92-96