低相噪频率合成器的设计与仿真

摘要：

为了获得低相位噪声和高集成度频率源,设计了基于锁相环的频率合成器.利用ADS射频仿真软件,对锁定时间和相位噪声进行仿真,确定设计满足指标要求,用集成VCO的锁相环芯片ADF4360-7进行硬件测试,锁定频率在434 MHz,功率达到1 dBm,相位噪声为-87 dBc/Hz@10 kHz.此频率源指标满足大多数测量和通信系统要求,可在射频电路中推广使用.

关键词：频率合成、PLL、ADS、低相位噪声

所属期刊栏目：32

分类号：TN74(基本电子电路)

资助基金：国家自然科学基金60804059

在线出版日期：2012-10-29（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：289-292