FPGA实现卷积神经网络加速器

摘要：

卷积神经网络传统的应用平台是中央处理器(CPU)和图形处理器(GPU),其体积和功耗不能适应轻量化的行业,轻量化的专用集成电路(ASIC)平台专用加速器的开发成本又不能适应愈发复杂和深层次的网络结构.针对上述问题,设计一种基于现场可编程门阵列(FPGA)的卷积神经网络(CNN)加速器,既满足轻量化应用场景,又有低开发成本的特性.设计浮点加法器和浮点乘法器组合成卷积运算的基本运算单元,完成 16 bits浮点数乘累加操作只需要消耗一个数字信号处理器(DSP)资源;针对FPGA运算特性设计了基于ReLU函数的激活层模块;设计可调节并行度的各层模块,可根据平台资源在性能、功耗和面积上取得平衡;设计用比较器简化的SoftMax模块.实验结果表明,在 100 MHz工作频率下,峰值算力可达44.8 GFLOPS,功率仅为4.51 W.

关键词：现场可编程门阵列(FPGA)、卷积神经网络(CNN)、硬件加速器、并行度

所属期刊栏目：33

分类号：TP393;TN911.22;TN431.2

资助基金：国家重点研发计划2020YFB1711001

在线出版日期：2023-11-17（万方平台首次上网日期，不代表论文的发表时间）

页数：共8页

页码：1060-1067