紧耦合异构线程处理器

摘要：

异构计算为系统达到更高的性能功耗比提供了新的思路和方向,但异构系统中中央处理器(CPU)和加速器协同执行任务的过程中大量的控制信号传输和数据搬运始终是系统性能的一个重要瓶颈.对此,本文提出了一种紧耦合异构线程处理器结构,包括一个硬件CPU线程和一个硬件加速器线程,二者采用流水线紧耦合的硬件线程间通信接口和共享存储的方式降低了通信代价,大幅提高了系统性能.为验证该结构的优势,本文在开源BOOM核的基础上设计了硬件线程间通信接口,实现了一个具有高级加密标淮(AES)加速器的紧耦合异构线程处理器,并在现场可编程门阵列(FPGA)上进行了评估.结果显示,在加密任务中,该处理器吞吐量约是Intel Comet Lake使用AES指令集(AES-NI)的5.7倍,是BOOM平台上仅使用通用指令的4000倍.实验进一步验证了通过CPU和加速器快速通信实现的细粒度并行可以取得更多的性能收益.由此得出结论:该结构能敏捷地将加速器整合到CPU周围,有效降低了通信时间,实现CPU线程和加速器线程的细粒度并行,有效地发挥出异构计算的优势,取得可观的性能收益.

关键词：异构计算、异构接口、紧耦合、通信、细粒度并行

所属期刊栏目：33

分类号：TP302;TN911.72;TN47-34

资助基金：中国科学院战略性先导科技专项XDC05020100

在线出版日期：2023-05-22（万方平台首次上网日期，不代表论文的发表时间）

页数：共11页

页码：113-123