基于LDPC译码的容错设计方法研究

摘要：

半导体工艺尺寸的急剧缩小使得提升数字电路容错能力变得尤为必要.传统的三模冗余会带来面积和功耗的巨大开销.本文提出一种信息冗余的容错设计方法,采用低密度奇偶校验(LDPC)码实现.由于数字电路中概率门模型的出错的概率ε与二进制对称信道(BSC)的噪声相似,因此将通信系统中的信道编译码方法应用到数字电路容错设计中.该设计在由逻辑门组成模块的输入输出端添加LDPC编译码.本文的LDPC码以1/2码率、816码长为例,并采用加权比特翻转(WBF)算法进行译码器设计.在ε∈(0.0001,0.1)范围内,对硬件冗余及信息冗余的容错结构进行了仿真和性能比较.误比特率(BER)曲线表明,当ε大于0.05时,硬件冗余比信息冗余的BER低;反之,信息冗余的BER低于硬件冗余.

关键词：数字电路、可靠性、低密度奇偶校验(LDPC)、硬件冗余、信息冗余

所属期刊栏目：29

资助基金：国家自然科学基金61401205;江苏高校"青蓝工程"资助项目

在线出版日期：2019-03-22（万方平台首次上网日期，不代表论文的发表时间）

页数：共9页

页码：69-77