低功耗高速时钟数据恢复电路

摘要：

为了降低高速串行接口的时钟数据恢复(CDR)电路的功耗,在研究、分析现有时钟数据恢复结构的基础上,提出了一种新的时钟数据鉴相算法及其电路实现方法.新的电路设计仅使用一个高速采样时钟,比传统的鉴相电路减少一半的采样率,从而减少了前端采样模块的功耗.该鉴相算法采用统计方法减小鉴相时钟的噪声,进而达到很低的误码率.该鉴相算法可使用数字综合的方法实现,工作在较低的频率下,这样便于迁移到不同的工艺中.整个电路使用40nm工艺实现,实际芯片测试数据表明,使用该电路的接收端可以稳定工作在13Gb/s的速率下,功耗达到0.83pJ/bit,误码率低于10E-12.

关键词：低功耗接收端、高速串行接口、时钟数据恢复、CDR)

所属期刊栏目：26

分类号：TN4;TP3

资助基金：国家"核高基"科技重大专项课题2009ZX01028-002-003, 2009ZX01029-001-003, 2010ZX01036-001-002, 2012ZX01029-001-002-002, 2014ZX01020201, 2014ZX01030101;国家自然科学基金61521092, 61133004, 61173001, 61232009, 61222204, 61432016;863 计划2013AA014301

在线出版日期：2016-11-30（万方平台首次上网日期，不代表论文的发表时间）

页数：共8页

页码：542-549