多元LDPC译码器的设计与实现

摘要：

针对一般多元LDPC译码器时延大、吞吐量低的局限,设计了一种基于EMS算法的新型多元LDPC译码器.它根据前向后向算法规则,以3路单步运算单元完成校验节点更新,使得所需时钟周期约降为一般结构的1/3;采用低复杂度全并行运算的变量节点信息更新单元,无需利用前向后向算法将更新过程分解为多个单步运算,消除了变量节点更新的递归计算;采用新的双进双出信息调度算法,进一步降低了变量节点更新复杂度且提高了译码器吞吐量.通过Xilinx Virtex-4平台对一个GF(16)域上(480,360)的准循环多元LDPC码进行了综合仿真,结果表明,它以较小的逻辑资源消耗为代价提高了近3倍的吞吐量.

关键词：扩展最小和、多元LDPC码、FPGA、吞吐量

所属期刊栏目：23

分类号：TP3;O24

资助基金：国家自然科学基金61001049;北京市自然科学基金4112012;北京市教委科技成果转化61001049

在线出版日期：2014-03-11（万方平台首次上网日期，不代表论文的发表时间）

页数：共9页

页码：1299-1307