面向FPGA的低泄漏功耗SRAM单元设计方法研究

摘要：

针对现场可编程门阵列(FPGA)因集成度与速度提高引起的功耗问题,提出了一种适合于FPGA的低功耗静态随机存储器(SRAM)单元设计方法.该方法基于FPGA中SRAM单元在配制后存储值多数为“0”这一特点以及对SRAM单元存储值为“0”时的主要泄漏电流来源的分析,综合应用双阈值电压技术和双栅氧化层厚度技术降低SRAM单元存储值为“0”时的泄漏功耗.该方法的优点是不增加面积和整体延时,且能改善静态噪声容限.仿真结果表明,与传统结构SRAM单元相比,在保证其他性能的前提下,采用该方法所设计的SRAM单元的泄漏功耗可降低41.32％以上.

关键词：低功耗、静态随机存储器(SRAM)、泄漏功耗、现场可编程门阵列(FPGA)

所属期刊栏目：22

分类号：TP3;TN4

资助基金：国家自然科学基金61134006

在线出版日期：2013-04-03（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：1292-1298