MPEG-2 MP@HL高清实时解码器的VLSI设计实现

摘要：

研究了可用于高清数字电视的MPEG-2 MP@HL解码器的设计与ASIC实现.解码器芯片的最高位流速率可达到80Mbps.采用了并行流水线技术架构,可有效地减小处理时延,降低时钟频率;具有合理的存储器总线仲裁方案,可降低缓存器的大小;采用了并行总线架构,可保证足够的带宽,不需提高存储器的总线传输频率,从而减小电路的功耗.采用0.18um工艺成功进行了流片.

关键词：MPEG-2 MP@HL、解码器、并行流水架构、HDTV

所属期刊栏目：15

分类号：TN7(基本电子电路)

资助基金：国家高技术研究发展计划863计划2003AA1Z1070

在线出版日期：2005-11-10（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

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