基于FPGA的Viterbi译码器设计

摘要：

卷积码及其Viterbi译码是现代通信系统中常用的一种信道编码方法.文中介绍了Viterbi译码算法的原理,分析了Viterbi译码器的结构,然后用Verilog语言设计了一种基于Altera 公司的EP3C120F780C8芯片的(2,1,7)Viterbi译码器,同时给出了时序仿真图.

关键词：卷积码、Viterbi译码、FPGA

所属期刊栏目：12

分类号：TP2;TG2

在线出版日期：2010-06-30（万方平台首次上网日期，不代表论文的发表时间）

页码：39-40