基于VHDL的99小时定时器设计及实现

摘要：

提出了一种基于CPLD的99小时定时器设计方案.本设计采用ALTERA公司的cyclone系列的EP1C6Q240C8芯片来实现,其核心采用模块化设计,并应用硬件描述语言VHDL来描述,其中定时器采用六位七段数码管显示,可逐位设定预置时间,故能实现99小时59分59秒的定时,并具有到时提醒功能,而且精度高,可靠性强.

关键词：定时器、VHDL、CPLD、99小时

所属期刊栏目：12

分类号：TP3;TM

在线出版日期：2010-05-12（万方平台首次上网日期，不代表论文的发表时间）

页码：42-44,48