电力线通信系统中卷积码和Viterbi译码的FPGA设计实现

摘要：

阐述了电力线通信系统中卷积码及其Viterbi译码的信道编码方法,给出了(2,1,6)卷积码编译码的设计以及采用Verilog HDL硬件描述语言完成卷积码编译码的FPGA实现方法.

关键词：卷积码、Viterbi译码、FPGA、寄存器交换

所属期刊栏目：11

分类号：V24;TP3

在线出版日期：2009-07-24（万方平台首次上网日期，不代表论文的发表时间）

页码：57-59,63