高速流水线浮点加法器的FPGA实现

摘要：

浮点加法运算是现代数字信号处理中非常频繁的操作算法.文中结合Verolog HDL和FPGA可编程技术来完成流水线结构进而实现符合IEEE 754标准的单精度浮点数加法器的设计方法.通过仿真验证,该设计运算精度可达10-7,而且设计结构合理,可用于中高速信号处理系统之中.

关键词：浮点加法器、IEEE 754、单精度浮点数、流水线、FPGA

所属期刊栏目：11

分类号：TN9;TP3

在线出版日期：2009-05-22（万方平台首次上网日期，不代表论文的发表时间）

页码：62-65