IC设计语言即将改朝换代你会用System Verilog吗

摘要：

@@ 在工艺技术进入130nm世代以后,由于IC设计团队已经没有太多可以反复进行respin的资源(每respin一次的直接成本约是100万美金左右甚至更高),因此EDA工具业界喊出了Design for Verification(DFV,为验证而设计)的口号,希望能让芯片设计团队可以先透过模型验证的手段,在芯片送到晶圆厂试产之前,就发现芯片设计可能存在的问题并预先予以解决,并借此降低芯片的总体研发成本.

机标关键词：芯片设计、设计团队、直接成本、验证、研发成本、透过模型、技术进入、资源、美金、晶圆、工艺、工具

分类号：F27;D03

在线出版日期：2006-07-18（万方平台首次上网日期，不代表论文的发表时间）

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