一种基于总线复用的SoC功能测试结构设计

摘要：

由于SoC结构的复杂性,必须考虑采用多种可测性设计策略.从功能测试的角度出发,提出了一种基于复用片内系统总线的可测性设计策略,使得片内的各块电路都可被并行测试.阐述了其硬件实现及应用测试函数编写功能测试矢量的具体流程.该结构硬件开销小,测试控制过程简单,可减小测试矢量规模,已应用到一种基于X8051核的智能测控SoC,该SoC采用0.35μm工艺进行了实现,面积为4.1 mm×4.1 mm,测试电路的面积仅占总面积的2%.

关键词：可测性设计、功能测试、系统总线、系统芯片

所属期刊栏目：3

分类号：TP302;TP306(计算技术、计算机技术)

在线出版日期：2008-11-26（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：520-523,528