基于FPGA的低资源极化码SC译码架构研究与实现

摘要：

针对无线传感器网络中对资源消耗及成本敏感的应用场景,研究并提出了一种基于FPGA的低资源极化码连续删除(Successive Cancellation,SC)译码架构.该译码架构采用同级计算单元串行运算,不同级计算单元并行运算,不同组译码数据并行处理的方式,通过减少计算单元(Processing Element,PE)个数、复用寄存器存储资源提升硬件资源利用率,复用译码延迟提升吞吐率.通过Xilinx xc7vx330t综合结果分析,该译码架构在码长为N=128时译码最高时钟频率为220.444 MHz,吞吐率为89.86 Mb/s,与树型SC译码架构相比,计算单元利用率提升了14.67倍,在主要硬件资源指标查找表(Look-Up-Table,LUT)和触发器(Filp-Flop,FF)上分别节省了74.22％和62.1％.

关键词：FPGA、极化码、低资源、计算单元、SC译码架构

所属期刊栏目：46

分类号：TN911

资助基金：国防基础科研计划资助项目JCKY2018211C001

在线出版日期：2020-10-13（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：74-78,84