基于FPGA的并串转换电路硬件实现

摘要：

并串转换电路在通信接口中具有广泛的应用,可编程逻辑阵列由于具备灵活、可重构等特点非常适应于并串转换硬件电路的实现.为了解决硬件电路结构中资源与性能的矛盾,分析比较了移位寄存器、计数器与组合逻辑条件判定三种不同的并串转换硬件电路结构,并通过设计仿真对其进行了功能验证和性能评估.实验结果表明采用移位寄存器的实现方法具有最优的速度性能,采用计数器的实现方法具有最优的性价比,采用组合逻辑条件判定的实现方法具有最少的寄存器资源消耗,可根据实际应用需求合理选择并串转换硬件电路实现方式.

关键词：可编程逻辑阵列、并串转换电路、硬件实现、移位寄存器、计数器

所属期刊栏目：43

分类号：TP302.2(计算技术、计算机技术)

在线出版日期：2018-01-09（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：21-24,28