信号跨时钟域问题分析及验证方法研究

摘要：

航天用FPGA设计复杂度越来越高,其表现之一就是设计中存在多个时钟域,当信号从一个时钟域进入另一个时钟域,即不同时钟域之间发生数据交互时,就会带来信号跨时钟域产生的亚稳态问题(CDC问题).亚稳态问题虽普遍存在,但依靠传统的验证手段即功能仿真或者时序仿真是很难定位的,提出一种分层次、多模式的跨时钟域验证方法,为跨时钟域问题分析确认提供强有力的参考.

关键词：FPGA、跨时钟域、亚稳态、验证方法

所属期刊栏目：43

分类号：TN710(基本电子电路)

在线出版日期：2017-02-17（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：43-45,49