基于FPGA的硬件排序系统设计

摘要：

针对软件排序速度慢、排序数据量小以及占用CPU资源多等问题,设计了一种基于FPGA的硬件排序系统.排序过程采用DMA工作方式,不占用CPU资源;数据传输采用SISO(串行输入/串行输出)方式,减少FPGA内部布线资源,增强排序系统可靠性.利用Modelsim仿真工具对硬件排序系统进行仿真验证,仿真结果表明,硬件排序系统可以有效提高排序效率以及降低CPU使用率.

关键词：FPGA、硬件排序、DMA、SISO、提高排序效率

所属期刊栏目：41

分类号：TP303(计算技术、计算机技术)

在线出版日期：2016-01-06（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：39-41