基于内外混合流水线的高吞吐率AES结构

摘要：

提出了一种基于加解密轮内外流水线的、高性能及高吞吐率的128 bit AES算法的硬件实现方法.在此之前人们多采用查找表来实现AES算法中的SubBytes和InvSubBytes转换过程,本设计则仅仅使用了进行复合域运算的组合逻辑单元,硬件面积得以缩小,同时还可以将组合逻辑单元划分为6级次级流水线,轮外和轮内流水线得到更深层次的利用.使用本设计方案,在Altera DE2-115设备上以570 MHz频率实现的加密器可以达到73.562 Gb/s的吞吐率.

关键词：AES加密标准、复合域运算、内外混合流水线

所属期刊栏目：41

分类号：TN47(微电子学、集成电路（IC）)

资助基金：东南大学基于教师科研的SRTP项目ZN20130800

在线出版日期：2015-07-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：114-117