多项式拟合在log-add算法单元中的应用及其FPGA实现

摘要：

综合考虑面积和速度等因素,采用一次多项式拟合实现了简单快速的log-add算法单元.实验结果表明,在相同的精度要求下,其FPGA实现资源占用合理,硬件开销好于其他次数的多项式拟合实现方案.

关键词：多项式拟合、log-add算法单元、FPGA实现

所属期刊栏目：37

分类号：TN402(微电子学、集成电路（IC）)

资助基金：国家863计划重点项目2008AA011002

在线出版日期：2011-08-10（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：46-48