针对FPGA优化的高分辨率时间数字转换阵列电路

摘要：

介绍一种针对FPGA优化的时间数字转换阵列电路.利用FPGA片上锁相环对全局时钟进行倍频与移相,通过时钟状态译码的方法解决了FPGA中延迟的不确定性问题,完成时间数字转换的功能.在Altera公司的FPGA上验证表明,本时间数字转换阵列可达1.73 ns的时间分辨率.转换阵列具有占用资源少,可重用性高,可以作为IP核方便地移植到其他设计中.

关键词：时间数字转换、现场可编程门阵列、锁相环、状态译码

所属期刊栏目：37

分类号：TN47(微电子学、集成电路（IC）)

在线出版日期：2011-08-10（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：42-45